Главная > Altera по-русски
Раздел "Altera по-русски" содержит переводы документации по чипам.
Здесь можно найти информацию о том, каким образом архитектураи
чипа ограничивает размах мысли разработчика, а также о том,
как лучше использовать внутренние ресурсы чипа при синтезе
оптимальных проектов. Обращаю внимание читателей, что если
сверяться с оригинальным текстом, то постраничное размещение
в разных изданиях различается. Будьте бдительны.
Приятного чтения!
"Общее представление о семействе Cyclone III"
"Логические элементы и блоки массивов логики в чипах Cyclone III"
"Многодорожечные внутренние соединения в чипах Cyclone III"
"Блоки памяти в чипах Cyclone III"
"Встроенные умножители в чипах Cyclone III"
"Тактовые сети и PLL в чипах Cyclone III"
"Средства ввода/вывода в чипах Cyclone III"
"Высокоскоростные диффренциальные интерфейсы в чипах Cyclone III"
"Интерфейс с внешней памятью в чипах Cyclone III"
"Конфигурирование, защита проекта и удалённое обновление системы в чипах Cyclone III"
"Горячая замена и включение после сброса в чипах семейства Cyclone III"
"SEU смягчение в чипах семейства Cyclone III"
"IEEE 1149.1 (JTAG) тестирование методом периферийного сканирования в чипах семейства Cyclone III"
|
Это мой перевод 1 главы 1 раздела 1 тома Cyclone 3 Handbook.
1. Cyclone III Device Family Overview
В главе предствалены общие сведения об организации архитектуры чипов Cyclone III и Cyclone III LS, перечисленны их основные средства, используемые при проектировании. |
|
FPGA с малым энергопотреблением 1-1 Средство защиты проекта 1-2 Увеличенная системная интеграция 1-2 Архитектура семейства Cyclone III 1-6 Логические элементы и блоки массивов логики 1-6 Блоки памяти 1-7 Встроенные умножители и поддержка цифровых сигнальных процессоров 1-7 Тактовые сети и PLL 1-8 Средства I/O (ввода/вывода) 1-8 Высокоскоростные дифференциальные интерфейсы 1-8 Автокалибровка интерфейсов с внешней памятью 1-9 Поддержка стандартных встраиваемых процессоров 1-9 Горячая замена и включение после сброса 1-9 SEU смягчение 1-10 JTAG тестирование методом периферийного сканирования 1-10 Поддержка программы Quartus II 1-10 Конфигурирование 1-11 Удалённое обновление системы 1-11 Защита проекта 1-11 Справочная информация и для заказа 1-12 |
|
Это мой перевод 2 главы 1 раздела 1 тома Cyclone 3 Handbook.
2. Logic Elements and Logic Array Blocks in Cyclone III Devices.
В главе даётся представление об архитектуре логических элементов и блоков массивов этих логических элементов. Описан порядок использования внутренних шин соединений между элементами, Вскользь описаны ограничения, применяемые к проектированию при использовании "недорогих" Cyclone. |
|
Средства LE 2-2 Режимы работы LE 2-3 Обычный режим 2-3 Арифметический режим 2-4 Блоки массивов логики 2-4 Топология 2-4 Внутренние соединения LAB 2-5 Контрольные сигналы LAB 2-6 |
|
Это мой перевод 3 главы 1 раздела 1 тома Cyclone 3 Handbook.
3. MultiTrack Interconnect in Cyclone III Devices.
В главе даётся представление об архитектуре построения схем разводки сигналов в чипах Cyclone III. Это значимая глава для осмысления, почему некоторые блоки проекта не попадают во временные ограничения. Эта глава исчезла в последней редакции Cyclone3_HandBook. |
|
Многодорожечные внутренние соединения 3-1 Внутренние соединения в строках 3-1 Внутренние соединения в столбцах 3-2 Разводка чипа 3-6 Локальные внутренние соединения LAB 3-7 Интерфейс разводки М9К 3-7 Интерфейс разводки встроенных умножителей 3-8 Заключение 3-10 |
|
Это мой перевод 3 главы 1 раздела 1 тома Cyclone 3 Handbook.
3. Memory blocks in Cyclone III Devices.
В главе даётся представление об архитектуре построения и примении встроенных блоков памяти М9К в чипах Cyclone III. С помощью этих блоков возможно реализовывать ROM, одно и двухпортовые RAM, сдвиговые регистры и FIFO. |
|
Общее представление 3-1 Контрольные сигналы 3-3 Поддержка бита паритета 3-3 Поддержка разрешения байта 3-4 Поддержка режима упаковки 3-5 Поддержка разрешения такта адреса 3-5 Поддержка смешанной ширины 3-6 Асинхронный сброс 3-7 Режимы памяти 3-7 Однопортовый режим 3-8 Простой двухпортовый режим 3-9 Полный двухпортовый режим 3-11 Режим сдвигового регистра 3-12 Режим ROM 3-13 Режим буфера FIFO 3-13 Режимы тактирования 3-14 Режим независимого тактирования 3-14 Режим тактирования I/O 3-14 Режим тактирования чтения или записи 3-15 Однотактный режим 3-15 Ограничения при проектировании 3-15 Операции чтения во время записи 3-15 Режим чтение во время записи по тому же порту 3-16 Режим чтения во время записи по смешанным портам 3-16 Разрешение конфликтов 3-17 Состояние при подаче питания и инициализация памяти 3-18 Управление питанием 3-18 |
|
Это мой перевод 4 главы 1 раздела 1 тома Cyclone 3 Handbook.
4. Embedded Multipliers in Cyclone III Devices.
В главе даётся представление об архитектуре построения и примении встроенных блоков умножителей в чипах Cyclone III. Наредкость скупая информация об архитектуре как таковой, не много информации о том, что из себя представляют, какие рекомендации по использованию существуют. |
|
Общее представление о блоке встроенного умножителя 4-2 Архитектура 4-3 Входные регистры 4-4 Каскад умножения 4-4 Выходные регистры 4-5 Режимы работы 4-5 18-битные умножители 4-6 9-битные умножители 4-6 |
|
Это мой перевод 5 главы 1 раздела 1 тома Cyclone 3 Handbook.
5. Clock Networks and PLLs in Cyclone III Devices.
В главе описано реализация глобальных сетей тактов синхронизации и реализация петли защёлкивания фазы (PLL) - очень ценный инструмент для создания и управления тактами синхронизации, как используемых внутри чипа, так и выходящих наружу. PLL в чипах Cyclone III поддерживает динамический сдвиг фазы и реконфигурацию в функционирующей системе. Описание и способы настройки приведены в этой главе. |
|
5. Тактовые сети и PLL в семействе Cyclone III 5-1 Тактовые сети 5-1 Сети GCLK 5-1 Блок контроля тактов 5-4 Генерирование источников тактовых сигналов для сетей GCLK 5-6 Выключение питания сети GCLK 5-7 Сигналы clkena 5-8 PLL в чипах семейства Cyclone III 5-9 Аппаратные средства PLL семейства Cyclone III 5-10 Внешние выходы тактовых сигналов 5-10 Режимы обратной связи тактового сигнала 5-11 Режим синхронизации с источником (Source-Synchronous Mode) 5-12 Режим без компенсации (No Compensation Mode) 5-13 Обычный режим (Normal Mode) 5-13 Режим буфера с нулевой задержкой (Zero Delay Buffer Mode) 5-14 Аппаратные средства 5-15 Умножение и деление тактового сигнала 5-15 Каскадирование пост-масштабирующих счётчиков 5-16 Программирование рабочего цикла 5-16 Контрольные сигналы PLL 5-17 pfdena 5-17 areset 5-17 locked 5-17 Переключатель тактов 5-18 Автоматический переключатель тактового сигнала 5-18 Ручное управление 5-20 Ручной переключатель тактового сигнала 5-21 Рекомендации 5-21 Программируемая полоса пропускания 5-22 Реализация фазового сдвига 5-22 Каскадирование PLL 5-24 Реконфигурация PLL 5-26 Аппаратная реализация реконфигурации PLL 5-26 Пост-масштабирующие счётчики (С0 - С4) 5-28 Описание цепи сканирования 5-29 Генератор подкачки и контурный фильтр 5-30 Пропуск счётчика PLL 5-31 Динамический сдвиг фазы 5-31 Синхронизация в широком диапазоне 5-33 Спецификация PLL 5-33 |
|
Это мой перевод 7 главы 1 раздела 1 тома Cyclone 3 Handbook.
7. Cyclone III Device I/O Features.
В главе представлены особенности реализации элемента входа/выхода (I/O), управлением опциональных ограничительных диодов (PCI clamp diode), нагрузочных резисторов (Pull-up Resistor) и пр. Описано подключение внутренних шин трассировки сигналов к выходам чипа. Подробно описаны ограничения по реализациям высокоскоростных интерфейсов в I/O элементах чипов Cyclone III. |
|
Общее представление 7-1 Элемент I/O в чипе Cyclone III 7-2 Средства элемента I/O 7-7 Программируемая сила тока 7-7 Контроль скорости нарастания выходного напряжения 7-10 Выходы с открытым стоком 7-10 Схема удерживания шины 7-11 Программируемый нагрузочный резистор 7-11 Программируемая задержка 7-11 PCI ограничительные диоды 7-12 Программируемые предыскажения низковольтной дифференциальной передачи сигналов (LVDS) 7-13 Поддержка оконечной схемы в чипе (ОСТ) 7-13 Оконечная схема в чипе с калибровкой 7-13 Оконечная схема в чипе без калибровки 7-16 Стандарты I/O 7-18 Оконечная схема для I/O стандартов 7-20 Оконечная схема для I/O стандарта с опорным напряжением 7-21 Оконечная схема для дифференциального I/O стандарта 7-21 I/O банки 7-23 Высокоскоростные дифференциальные интерфейсы 7-27 Интерфейс с внешней памятью 7-28 Размещение площадок и DC рекомендации 7-28 Рекомендации по размещению дифференциальных площадок 7-28 Рекомендации по размещению площадок VREF 7-31 Входные площадки 7-31 Выходные площадки 7-31 Двунаправленные выводы 7-32 Площадки DDR/DDR2 и QDRII 7-33 Рекомендации по размещению площадок DCLK 7-34 DC рекомендации 7-34 Заключение 7-34 |
|
Это мой перевод 8 главы 1 раздела 1 тома Cyclone 3 Handbook.
8. High-Speed Differential Interfaces in Cyclone III Devices
В главе рассматривается реализация высокоскоростных дифференциальных интерфейсов различных типов. Подробно описаны ограничения, связанные с архитектурой "недорогих" FPGA, применимые к различным интерфейсам. Даны краткие рекомендации по разводке на плате и проектировании площадок при реализации высокоскоростных интерфейсов в проекте. |
|
Высокоскоростные I/O банки Cyclone III 8-2 Высокоскоростные I/O интерфейсы Cyclone III 8-5 Поддержка высокоскоростных I/O стандартов 8-7 Поддержка LVDS I/O стандарта в чипах Cyclone III 8-7 LVDS передатчик 8-8 LVDS приёмник 8-9 Поддержка BLVDS I/O стандарта в чипах Cyclone III 8-10 Проектирование BLVDS 8-11 Поддержка RSDS I/O стандарта в чипах Cyclone III 8-11 Проектирование RSDS 8-12 Поддержка mini-LVDS I/O стандарта в чипах Cyclone III 8-13 Проектирование mini-LVDS 8-14 Поддержка PPDS I/O стандарта в чипах Cyclone III 8-15 Проектрирование PPDS 8-16 Поддержка LVPECL I/O стандарта в чипах Cyclone III 8-16 Поддержка дифференциального SSTL I/O стандарта в чипах Cyclone III 8-17 Поддержка дифференциального HSTL I/O стандарта в чипах Cyclone III 8-18 Средства специального выходного буфера 8-19 Программируемые предыскажения 8-19 Временные характеристики высокоскоростных I/O в чипах Cyclone III 8-20 Рекомендации по проектированию 8-21 Рекомендации по размещению дифференциальных площадок 8-21 Ограничения в проектировании печатной платы 8-21 Общий вид программы 8-22 Заключение 8-23 |
|
Это мой перевод 9 главы 1 раздела 1 тома Cyclone 3 Handbook.
9. External Memory Interfaces in the Cyclone III Device Family
В главе описывается возможность поддержки чипами различных интерфейсов с внешней памятью, таких как: DDR2 и DDR SDRAM, QDR II SRAM - в режимах х8, х9, х16, х18, х32 и х36. Описаны входные и выходные регистры DDR. |
|
Семейство чипов Cyclone III. Интерфейс с памятью. Поддержка выводов 8-2 Выводы данных и тактов/стробов данных 8-2 Опциональные выводы: паритета, DM и кодирования коррекции ошибок 8-9 Адресные и контрольные/командные выводы 8-10 Тактовые выводы памяти 8-10 Семейство чипов Cyclone III. Интерфейс с памятью. Средства 8-10 Входные регистры DDR 8-10 Выходные регистры DDR 8-12 OCT 8-13 PLL 8-13 |