На этом занятии вы будете использовать DO файл для компиляции и загрузки проекта.

        1. Создайте новую директорию и скопируйте в неё учебные файлы.
        Начните с создания новой директории для этого урока (в том случае, если другие пользователи уже работали с этим уроком). Создайте новую директорию и скопируйте в неё файлы из /examples/tutorials/verilog/schematic в новую директорию.
        Если вы используете лицензию VHDL, скопируйте файлы /examples/tutorials/vhdl/schematic соответственно.

        2. Запустите ModelSim и смените директорию упражнения.
        Если вы только что закончили предыдущий урок, то ModelSim уже запущен. Если нет, запустите ModelSim.
        а. Введите vsim в командной строке UNIX или используйте иконку ModelSim в Windows. Если появится окно приветствия, кликните Close.
        б. Выберите File > Change Directory и измените директорию на ту, что вы создали в п.1.

        3. Изменение настроек вашего WildcardFilter (фильтра "дикой карты").
        Выполните следующую команду:
        set WildcardFilter "Variable Constant Generic Parameter SpecParam Memory Assertion Endpoint ImmediateAssert"
        С помощью этой команды, вы удалите “CellInternal”("внутренняя ячейка") из списка по умолчанию фильтров Wildcard. Это позволит всем сигналам в ячейках регистрироваться в симуляторе так, чтобы они были видны в среде отладки.

        4. Выполните DO файл этого урока.
        а. Введите do run.do в ModelSim> запрос команды.
        DO файл сделает следующее:
        Создаёт рабочую библиотеку – vlib work
        Компилирует файлы проекта – vlog или vcom
        Оптимизирует проект – vopt +acc top -o top_opt
        Собирает данные комбинаторной и последовательной логики – vdbg top_opt
        Загружает проект в симулятор – vsim -debugdb top_opt
        Добавляет сигналы в окно Wave - add wave /top/p/*
        Записывает все сигналы проекта – log -r /*
        Запускает симуляцию - run -all