Главная > Nios II по-русски
Раздел "Nios II по-русски" содержит переводы документации по
аппаратной и программной частям разработки встраиваемых
систем на базе ядра процессора Nios II.
Приятного чтения!
"Nios II Разработка аппаратных средств"
"Процессор Nios II Настольная книга. Введение"
"Процессор Nios II Настольная книга. Архитектура процессора"
"SOPC Builder. Система структуры внутренних соединений для интерфейсов с распределением в памяти"
"SOPC Builder. 4. Компоненты"
"SOPC Builder. 10.Сквозной контроль разработки компонента SOPC Builder"
"SOPC Builder. 1. Ядро контроллера SDRAM"
"SOPC Builder. 4. Ядро последовательного флеш контроллера EPCS"
"SOPC Builder. 6. Ядро UART"
"SOPC Builder. 7. Ядро SPI"
"SOPC Builder. 8. Ядро контроллера LCD Optrex 16207"
"SOPC Builder. 9. Ядро PIO"
"SOPC Builder. 27. Ядро интервального таймера"
"SLS. IP ядро устройства USB 2.0"
"Процессор Nios II Настольная книга программиста. 2.Начало работы с графической оболочкой"
"Процессор Nios II Настольная книга программиста. 5.Общее представление о слое аппаратной абстракции"
"Процессор Nios II Настольная книга программиста. 6.Разработка программ с использованием слоя аппаратной абстракции"
"Процессор Nios II Настольная книга программиста. 7.Обработка исключений"
"Процессор Nios II Настольная книга программиста. 8.Разработка драйверов устройств для слоя аппаратной абстракции (HAL)"
"Процессор Nios II Настольная книга программиста. 9.Кэш и прочно сопряжённая память"
"Настольная книга по встраиваемым системам. 4.Инструменты командной строки Nios II"
"AN-458: Альтернативные методы загрузки Nios II"
"AN-351: Симуляция проектов со встроенным процессором Nios II"
"AN-446: Отладка Nios II системы при помощи встроенного логического анализатора SignalTap II"
"Руководство пользователя флеш программатором Nios II"
| Это самоучитель по проектированию аппаратной части встраиваемых систем на базе ядра Nios II. Nios II Hardware Development Tutorial в переводе на русский. Основное внимание сконцентрировано именно на проектировании аппаратной части, поэтому в качестве примера работающей в системе программы - примитивный двоичный счётчик. Может служить отправной точкой для начала изучения встраиваемых процессорных систем Nios II. |
|
Пример разработки 1-1 Требования к программным и аппаратным средствам 1-2 Оценка OpenCore Plus 1-3 Процесс разработки системы Nios II 1-3 Анализ системных требований 1-4 Определение и генерирование системы в SOPC Builder 1-5 Интегрирование системы SOPC Builder в проект Quartus II 1-6 Разработка программного обеспечения с помощью инструмента создания программы Nios II под Eclipse 1-6 Запуск и отладка программы в выбранной плате 1-7 Варьирование процессом разработки 1-7 Уточнение программных и аппаратных средств 1-7 Итерационное создание системы Nios II 1-7 Верификация системы с помощью инструментов симуляции аппаратных средств 1-8 Создание примера проекта 1-8 Инсталляция файлов проекта 1-8 Анализ требований к системе 1-9 Запуск программы Quartus II и открытие примера проекта 1-9 Создание новой системы SOPC Builder 1-10 Определение системы в SOPC Builder 1-11 Выбор FPGA и настроек тактового сигнала 1-11 Добавление внутри чиповой памяти 1-12 Добавление ядра процессора Nios II 1-13 Добавление JTAG UART 1-16 Добавление интервального таймера 1-16 Добавление периферии идентификатора системы 1-17 Добавление PIO 1-18 Определение базового адреса и приоритета запроса прерываний (IRQ) 1-19 Генерирование системы SOPC Builder 1-20 Интегрирование системы SOPC Builder в проект Quartus II 1-21 Внедрение модуля системы SOPC Builder в проект Quartus II. 1-22 Назначение чипа FPGA и размещения выводов 1-23 Компиляция проекта Quartus II и верификация временных характеристик 1-25 Загрузка аппаратной части проекта в выбранный FPGA 1-27 Разработка программной части с использованием инструмента создания программы Nios II под Eclipse 1-28 Создание нового приложения Nios II и BSP по шаблону 1-28 Компиляция проекта 1-29 Запуск программы в аппаратной части устройства 1-31 Делаем следующий шаг 1-31 |
| Это мой перевод первой главы настольной книги по Nios II Nios II Processor Reference Handbook. Introduction Даётся общая концепция организации семейства встроенных процессоров Altera Nios II. Эта глава позволяет аппаратным и программным инженерам понять сходства и отличия между процессором Nios II и традиционными процессорами. |
|
Основы процессорной системы Nios II 1-1 Начало работы с процессором Nios II 1-2 Кастомизация проектов с процессором Nios II 1-3 Концепты конфигурируемых программных ядер процессора 1-4 Конфигурируемое программное ядро процессора 1-4 Гибкий набор периферии и адресного пространства 1-4 Стандартная периферия 1-4 Собственная периферия 1-5 Собственные инструкции 1-5 Автоматическое генерирование системы 1-5 Оценочные средства OpenCore Plus 1-5 |
|
Это мой перевод второй главы настольной книги по Nios II
Nios II Processor Reference Handbook. Processor Architecture
В этой главе описывается аппаратная структура процессора Nios® II, обсуждаются все функциональные узлы архитектуры Nios II и основы аппаратной реализации процессора Nios II. |
|
Реализация процессора 2-2 Регистровый файл 2-3 Арифметико-логическое устройство 2-3 Одиночные инструкции 2-4 Собственные инструкции 2-4 Инструкции с плавающей точкой 2-4 Рассмотрение разработки программы 2-6 Сигналы сброса и отладки 2-7 Контроллеры исключений и прерываний 2-7 Контроллер исключений 2-8 Интерфейс с внешним контроллером прерываний 2-8 Внутренний контроллер прерываний 2-8 Вектор прерываний собственных инструкций 2-9 Организация памяти и I/O 2-10 Шины инструкций и данных 2-11 Доступ к памяти и к периферии 2-12 Мастер порт инструкций 2-12 Мастер порт данных 2-12 Выделение памяти под инструкции и данные 2-13 Кэш память 2-13 Конфигурируемые настройки кэш памяти 2-13 Эффективное использование кэш памяти 2-14 Методы пропуска кэша 2-14 Инструкции загрузки и хранения I/O 2-14 Пропуск 31-битом кэша 2-14 Сдвоенная память 2-15 Доступ к сдвоенной памяти 2-15 Эффективное использование сдвоенной памяти 2-15 Адресная карта 2-15 Диспетчер памяти 2-16 Элемент защиты памяти 2-16 Отладочный модуль JTAG 2-17 Целевое подключение JTAG 2-18 Загрузка и запуск программы 2-18 Программные точки останова 2-18 Аппаратные точки останова 2-18 Аппаратные триггеры 2-19 Указатели триггеров 2-19 Триггер на интервале значений 2-20 Захват следов 2-20 Следы исполнения или следы данных 2-20 Следы фреймов 2-21 |
|
Это мой перевод второй главы SOPC Builder
2. System Interconnect Fabric for Memory-Mapped Interfaces
В этой главе описывается аппаратные свойства структуры внутренних соединений, использующих шину Avalon-MM, как для стандартного применения (один мастер - остальные слейв), так и для систем, использующих несколько мастер устройств. В главе даётся представления об арбитражной логике и логике контроллера прерываний. |
|
Основы реализации 2-3 Функции системы структуры внутренних соединений 2-3 Декодирование адреса 2-4 Мультиплексирование пути данных 2-5 Вставка состояния ожидания 2-5 Конвейерное чтение трансфертов 2-6 Динамический размер шины и собственное выравнивание адресов 2-7 Динамический размер шины 2-7 Широкий мастер 2-8 Узкий мастер 2-8 Собственное выравнивание адресов 2-8 Арбитраж систем мультимастер 2-9 Традиционная архитектура общей шины 2-10 Арбитраж на стороне слейва 2-11 Подробнее об арбитре 2-11 Правила арбитража 2-12 Установка параметров арбитража в SOPC Builder 2-12 Равноправные части 2-13 Циклическое планирование 2-13 Трансферты пакетов 2-14 Адаптеры пакетов 2-14 Прерывания 2-15 Индивидуальная схема запроса IRQ 2-15 Схема приоритетного кодирования прерываний 2-15 Назначение IRQ в SOPC Builder 2-16 Распределение сброса 2-16 |
|
Это мой перевод четвёртой главы SOPC Builder
4. SOPC Builder Components
В этой главе описывается классификация компонентов SOPC Builder, способы их описания и включение в систему новых компонентов. |
|
Поставщики компонентов 4-1 Аппаратная структура компонента 4-2 Компоненты, размещённые внутри системы SOPC Builder 4-2 Статичные HDL компоненты 4-3 Генерируемые HDL компоненты 4-3 Составные HDL компоненты 4-3 Компоненты, размещённые снаружи системы SOPC Builder 4-3 Экспортируемые точки стыковки – интерфейсы кабельных каналов 4-4 Поиск пути компонента SOPC Builder 4-4 Инсталляция дополнительного компонента 4-5 Копирование в IP корневую директорию 4-5 Связанные компоненты в .ipx файле 4-6 ip–catalog 4-6 ip-make-ipx 4-7 Понимание синтаксиса IPX файла 4-7 Обновление ранних версий 4-8 Структура компонента 4-8 Файл описания компонента (_hw.tcl) 4-8 Организация файла компонента 4-9 Контроль версий компонента 4-9 Классические компоненты в SOPC Builder 4-10 |
|
Это мой перевод десятой главы SOPC Builder
10. SOPC Builder Component Development Walkthrough
В этой главе описываются составные части собственного компонента SOPC Builder (аппаратный ускоритель функции контрольной суммы), и приводится руководство по процессу создания примера собственного компонента, его интеграции в систему и аппаратному тестированию. Файлы примера проекта доступны по ссылке на официальный сайт Altera. |
|
Необходимое условие 10-1 Аппаратные и программные требования 10-2 Процесс разработки компонента 10-2 Обычные пункты проектирования 10-2 Аппаратное проектирование 10-3 Пример проекта: аппаратный ускоритель функции контрольной суммы 10-4 Программное проектирование 10-6 Верификация компонента 10-6 Системная консоль 10-6 Верификация на системном уровне 10-6 Разделяемые компоненты 10-7 Файлы информации о системе (.sopcinfo) 10-7 |
|
Это мой перевод Embedded Peripherals IP.User Guide
1. SDRAM Controller Core
SDRAM часто используется в экономичных приложениях, которым требуется много энергонезависимой памяти. Контроллер SDRAM подключается к одному или нескольким чипам SDRAM, и обрабатывает все необходимые протоколы SDRAM. Внутри чипа ядро представляет собой слейв порт Avalon-MM, который добавляется как линейная память (одномерное адресное пространство) для мастер периферии Avalon-MM. |
|
Функциональное описание 1-2 Интерфейс Avalon-MM 1-2 Интерфейс с внешним чипом SDRAM 1-3 Временные и электрические характеристики сигнала 1-3 Синхронизация сигналов такта и данных 1-3 Разрешение тактов (CKE) не поддерживается 1-3 Совместное использование выводов с другими тристабильными устройствами на Avalon-MM 1-3 Рассмотрение выводов и слоя печатной платы 1-4 Рассмотрение характеристик 1-4 Управление открытой строкой 1-4 Общие выводы данных и адреса 1-4 Аппаратный проект и выбор чипа 1-5 Поддержка чипов 1-5 Инсталляция ядра в SOPC Builder 1-5 Страница Профиль памяти 1-6 Страница временных характеристик 1-7 Рассмотрение аппаратной симуляции 1-7 Модель симуляции для контроллера SDRAM 1-8 Модель памяти SDRAM 1-8 Использование групповой модели памяти 1-8 Использование SDRAM модели памяти от изготовителя 1-8 Примеры конфигурации 1-8 Программная модель 1-10 Рассмотрение тактов, PLL и временных характеристик 1-10 Факторы, влияющие на временные характеристики SDRAM 1-11 Симптомы ненастроенной PLL 1-11 Оценка корректности сигнального окна 1-11 Пример расчёта 1-13 |
|
Это мой перевод Embedded Peripherals IP.User Guide
4. EPCS Serial Flash Controller Core
Чип конфигурирования Altera EPCS можно использовать в качестве средства загрузки программы для системы с процессором Nios II, а также хранить в нём данные, необходимые для работы программы. Ядро поддерживает набор стандартных драйверов, позволяющих управлять данными конфигурирования FPGA и процессом загрузки программы. |
|
Функциональное описание 4-2 Интерфейс Avalon-MM слейв и регистры 4-3 Поддержка чипов и инструментов 4-4 Инсталляция ядра в SOPC Builder 4-4 Программная модель 4-4 Поддержка системной библиотеки 4-4 Программные файлы 4-5 |
| Это мой перевод Embedded Peripherals IP.User Guide 6. UART Core Ядро UART реализует временные параметры протокола RS-232 и предлагает регулируемую скорость передачи, паритет, стоп бит и биты данных, а также дополнительные контрольные сигналы RTS/CTS. Подробно описана часть, посвящённая программной модели, что может пригодиться для написания собственного драйвера. |
|
Функциональное описание 6-1 Слейв интерфейс Avalon-MM и регистры 6-2 Интерфейс RS-232 6-2 Логика передатчика 6-2 Логика приёмника 6-3 Генерирование скорости обмена 6-3 Поддержка чипов 6-3 Инсталляция ядра в SOPC Builder 6-3 Настройки конфигурации 6-4 Опция Baud Rate 6-4 Настройка Baud Rate (bps) 6-4 Настройка Baud Rate Can Be Changed By Software 6-4 Настройка Data Bits, Stop Bits, Parity 6-5 Настройка Synchronizer Stages 6-5 Опция Flow Control 6-5 Опция Streaming Data (DMA) Control 6-6 Настройка Include End-of-Packet Register 6-6 Настройки симуляции 6-6 Настройка Simulated RXD-Input Character Stream 6-7 Настройка Prepare Interactive Windows 6-7 Настройка Simulated Transmitter Baud Rate 6-7 Ограничения при симуляции 6-7 Программная модель 6-8 Поддержка системной библиотеки HAL 6-8 Опции драйвера: реализация быстрой и малой версий 6-9 Операции ioctl() 6-10 Ограничения 6-10 Программные файлы 6-10 Карта регистра 6-11 Регистр rxdata 6-11 Регистр txdata 6-12 Регистр status 6-12 Регистр control 6-14 Регистр divisor (опционально) 6-14 Регистр endofpacket (опционально) 6-15 Поведение прерывания 6-15 |
| Это мой перевод Embedded Peripherals IP.User Guide 8. SPI Core В главе описываются особенности реализации ядра SPI в режиме мастер и слейв, способы подключения нескольких устройств по шине SPI, взаимодействие ядра SPI с шиной Avalon-MM, а также программная модель доступа к ядру SPI посредством специальной функции. |
|
Функциональное описание 8-1 Примеры конфигурации 8-2 Логика передатчика 8-3 Логика приёмника 8-3 Режимы мастер и слейв 8-3 Работа в режиме мастер 8-3 Работа в режиме слейв 8-4 Среда с несколькими слейвами 8-5 Интерфейс Avalon-MM 8-5 Конфигурация 8-5 Настройка Master/Slave 8-5 Опция Number of select (SS_n) signals 8-5 Опция SPI Clock (sclk) Rate 8-6 Опция Specify Delay 8-6 Настройка Data Register 8-6 Настройка Timing 8-7 Программная модель 8-8 Процедура аппаратного доступа 8-8 alt_avalon_spi_command() 8-8 Программные файлы 8-8 Карта регистра 8-9 Регистр rxdata 8-9 Регистр txdata 8-9 Регистр status 8-10 Регистр control 8-11 Регистр slaveselect 8-11 |
| Это мой перевод Embedded Peripherals IP.User Guide 8. Optrex 16207 LCD Controller Core Ядро не имеет пользовательских настроек, поэтому эта глава написана исключительно для общего представления. |
|
Функциональное описание 8-1 Поддержка чипов и инструментов 8-2 Инсталляция ядра в SOPC Builder 8-2 Программная модель 8-2 Поддержка системной библиотеки HAL 8-2 Отображение символов на LCD 8-3 Программные файлы 8-3 Схема регистров 8-4 Поведение прерываний 8-4 |
| Это мой перевод Embedded Peripherals IP.User Guide 9. PIO Core Описывается аппаратная и программная модель ядра PIO, предназначенного для организации интерфейса между Avalon-MM и портами ввода-вывода FPGA логики либо устройств, подключенных снаружи FPGA. |
|
Функциональное описание 9-1 Вход и выход данных 9-2 Захват фронта 9-2 Генерация IRQ 9-3 Примеры конфигураций 9-3 Интерфейс Avalon-MM 9-3 Инсталляция ядра PIO в SOPC Builder 9-4 Основные настройки 9-4 Ширина 9-4 Направление 9-4 Значение сброса выходного порта 9-4 Выходной регистр 9-4 Входные опции 9-4 Регистр захвата фронта 9-4 Прерывания 9-5 Симуляция 9-5 Поддержка чипов 9-5 Программная модель 9-5 Программные файлы 9-5 Карта регистра 9-6 Регистр data 9-6 Регистр direction 9-6 Регистр interruptmask 9-7 Регистр edgecapture 9-7 Регистры outset и outclear 9-7 Режим прерывания 9-7 |
| Это мой перевод Embedded Peripherals IP.User Guide 27. Interval Timer Core Ядро позволяет реализовывать интервальный таймер, таймер временной метки, Watchdog таймер; управлять регистрами конфигурации таймера. |
|
Общее представление о ядре 27-1 Функциональное описание 27-1 Слейв интерфейс Avalon-MM 27-2 Поддержка чипов 27-2 Инсталляция ядра в SOPC Builder 27-3 Период таймаута 27-3 Размер счётчика 27-3 Аппаратные опции 27-3 Опции регистра 27-4 Опции выходного сигнала 27-4 Конфигурация таймера в качестве сторожевого таймера 27-4 Программная модель 27-5 Поддержка системной библиотеки HAL 27-5 Драйвер системного тактового сигнала 27-5 Драйвер временной метки 27-5 Ограничения 27-6 Программные файлы 27-6 Карта регистра 27-6 Регистр status 27-7 Регистр control 27-7 Регистры period_n 27-8 Регистры snap_n 27-8 Свойство прерывания 27-8 |
| Это мой перевод документации на ядро USB контроллера USB20HR фирмы SLS. В документе описаны принципы реализации IP ядра, функционирования, регистры контроля и статуса ядра, а также его инсталляция в систему SOPC Builder. |
|
Состав 1 Иерархия проекта 2 Ресурсы ядра 3 Дальнейшая информация 3 2. Архитектура ядра 4 ULPI PHY 4 ULPI Interface 4 Protocol Layer 5 Memory Interface 5 EndPoint Registers 5 On chip RAM 5 EP0 Controller 5 Enum_RAM 5 Micro Controller/Processor Interface 5 3. Функциональное описание 6 Конечные точки 6 Буфер указателей 7 Организация данных 7 Прерывания 8 Временные параметры 8 Поведение программы 8 4. Подключение шины Avalon 9 5. Регистры ядра 10 Регистр контроля статуса (MAIN_CSR) 11 Регистр маски прерываний (INT_MSK) 11 Регистр источника прерываний (INT_SRC) 12 Регистр номера фрейма и времени (FRM_NAT) 13 Регистр подключения / отключения устройства (D_CNCT) 13 Регистры конечных точек 13 Регистр конечной точки CSR (EP_CSR) 14 Регистр маски/ источника прерываний конечной точки (EP_IMS) 15 Регистр буфера конечной точки (EP_BUF) 15 6. Входы/ выходы ядра 16 7. Использование IP USB20HR в SOPC Builder 17 |
|
Это мой перевод второй главы настольной книги по Nios II
Nios II Software Developer’s Handbook. 2. Getting Started with the Graphical User Interface
В этой главе описывается графическая оболочка Eclipse, способы написания программного проекта, его настройка, запуск и отладка. |
|
Рабочее пространство Nios II SBT на Eclipse 2-1 Перспективы, редакторы и просмоторщики 2-2 Создание проекта 2-2 Спецификация приложения 2-2 Спецификация аппаратной платформы 2-2 Спецификация имени проекта 2-2 Спецификация шаблонов проекта 2-3 Спецификация размещения проекта 2-3 Спецификация процессора 2-3 Спецификация BSP 2-3 Спецификация имени проекта BSP 2-3 Спецификация размещения проекта BSP 2-4 Выбор существующего BSP 2-4 Создание проектов 2-4 Навигация по проекту 2-4 Сборка проекта 2-4 Конфигурирование FPGA 2-5 Запуск проекта 2-5 Отладка проекта 2-6 Создание простого BSP 2-7 Makefiles и Nios II SBT на Eclipse 2-8 Управление исходниками в Eclipse 2-8 Абсолютные пути к исходникам и связанные ресурсы 2-9 Управление исходниками пользователем 2-10 Управление исходниками BSP 2-11 Использование редактора BSP 2-11 Скриптирование Tcl и редактор Nios II BSP 2-11 Запуск редактора Nios II BSP 2-11 Общий вид редактора Nios II BSP 2-11 Область команд 2-12 Вкладка Main 2-12 Вкладка Software Packages 2-13 Вкладка Drivers 2-13 Вкладка Linker Script 2-14 Распределение секции компоновки 2-14 Регионы компоновки 2-14 Вкладка Enable File Generation 2-15 Вкладка Target BSP Directory 2-16 Область консоли 2-16 Вкладка Information 2-16 Вкладка Problems 2-16 Вкладка Processing 2-16 Экспорт Tcl скриптов 2-16 Создание нового BSP 2-17 Использование импортируемого Tcl скрипта 2-17 Ошибки аттестации BSP 2-18 Конфигурирование путей поиска компонентов 2-18 Запуск конфигурации 2-18 Вкладка Project 2-19 Вкладка Target Connection 2-19 Вкладка Debugger 2-19 Оптимизация времени сборки проекта 2-19 Импорт проектов командной строки 2-19 План действий 2-20 Импорт C/C++ приложений командной строки 2-21 Импорт проекта с абсолютным исходным путём 2-21 Импорт поддерживающего проекта 2-22 Управляемые пользователем исходные файлы 2-22 Программирование флеш-памяти 2-22 Запуск флеш программатора 2-23 Создание файла настроек флеш программатора 2-23 Спецификация аппаратной конфигурации 2-23 Вид экрана флеш программатора 2-23 Область команд 2-24 Область консоли 2-24 Вкладка Information 2-24 Вкладка Problems 2-24 Вкладка Processing 2-24 Сохранение файла настроек флеш программатора 2-25 Опции флеш программатора 2-25 Staging Directories 2-25 Generate Files 2-25 Program Files 2-25 Erase Flash Before Programming 2-25 Run From Reset After Programming 2-25 Создание файла внутренней инициализации загрузочной памяти 2-25 Управление Toolchains в Eclipse 2-26 Режим использования Eclipse 2-26 Конфигурирование свойств приложения и библиотеки 2-26 Конфигурация свойств BSP 2-27 Исключение из сборки не поддерживается 2-27 Выбор корректного запуска типа конфигурации 2-27 Переименование проектов Nios II 2-27 Запуск основных сценариев (скриптов) из SBT на Eclipse 2-28 |
|
Это мой перевод пятой главы настольной книги по Nios II
Nios II Software Developer’s Handbook. 5. Overview of the Hardware Abstraction Layer
В этой главе вводится понятие слоя аппаратной абстракции (HAL) для процессора Nios® II. HAL – это облегчённая версия рабочей среды, предоставляющая простой драйвер интерфейса устройства под программы, для подключения к основному устройству. Программный интерфейс HAL приложения (API) интегрирован в стандартную библиотеку ANSI C. HAL API позволяет вам иметь доступ к устройствам и файлам, используя хорошо знакомые функции С библиотеки, такие как printf(), fopen(), fwrite() и т.д. |
|
Начало работы 5-1 HAL архитектура 5-2 Сервисы 5-2 Прикладная версия драйверов 5-3 Общие модели устройств 5-3 Стандартная библиотека Си – Newlib 5-4 Поддерживаемые аппаратные средства 5-4 Поддержка ядра процессора Nios II 5-4 Поддержка периферии 5-4 Поддержка MPU 5-6 Поддержка MMU 5-6 |
|
Это мой перевод пятой главы настольной книги по Nios II
Nios II Software Developer’s Handbook. 6. Developing Programs Using the Hardware Abstraction Layer
Слой аппаратной абстракции (HAL Nios II) предоставляет набор функциональных инструментов, которые вы используете при разработке собственного программного приложения для системы с процессором Nios II. В этой главе описаны приёмы использования функций HAL API, многие из которых позаимствованы из стандартной библиотеки ANSI C и из UNIX. В главе обсуждается использование функций, взаимодействующих с файловой системой, стандартными устройствами на шине Avalon, такими как таймеры, UART, флеш и DMA. Описаны приёмы уменьшения кода приложения, за счёт использования стандартных функций HAL API, управление распределением в памяти и настройки последовательности загрузки приложения. |
|
Пути разработки под Nios II 6-2 Настройки HAL BSP 6-2 Структура проекта Nios II 6-2 Файл описания системы - system.h 6-4 Ширина данных и определение типов в HAL 6-5 Интерфейс в стиле UNIX 6-5 Файловая система 6-6 Использование устройств с символьным режимом 6-8 Стандарт входа, стандарт выхода и стандарт ошибки 6-8 Общий доступ к устройствам с символьным режимом 6-8 Потоки С++ 6-9 dev/null 6-9 Упрощённая версия I/O в символьном режиме 6-9 Функции записи Altera 6-9 Разрешение записи Altera 6-10 Специальные опции записи 6-11 Уровни записи 6-12 Пример создания BSP с записью 6-13 Собственные сообщения записи 6-13 Файлы записи Altera 6-14 Использование файловой подсистемы 6-15 Файловая система, расположенная в хост-машине 6-15 Использование устройств таймеров 6-16 Драйвер системного тактового сигнала 6-16 Сигнал тревоги 6-17 Драйвер временной метки 6-18 Использование флеш устройств 6-19 Простой доступ к флеш 6-20 Стирание или повреждение блока 6-21 Тонкоструктурный доступ к флеш 6-21 Использование DMA устройств 6-25 DMA канал передачи 6-26 DMA канал приёма 6-27 DMA транзакции между устройствами памяти 6-28 Использование контроллеров прерываний 6-30 Уменьшение размера кода 6-30 Разрешение оптимизации компилятора 6-31 Использование уменьшенных драйверов устройств 6-31 Уменьшение накопителя файлового дескриптора 6-31 Использование /dev/null 6-31 Использование малого файла I/O библиотеки 6-32 Использование малой Си библиотеки newlib 6-32 Использование I/O файлов в стиле UNIX 6-33 Эмуляция функций ANSI Си 6-34 Использование облегчённого API драйвера устройства 6-34 Использование минимального API в символьном режиме 6-35 alt_printf() 6-35 alt_putchar() 6-35 alt_putstr() 6-35 alt_getchar() 6-35 Исключение неиспользованных драйверов устройств 6-36 Исключение ненужного кода завершения 6-36 Исключение чистого выхода 6-36 Исключение всего кода завершения 6-36 Выключение поддержки С++ 6-36 Последовательность загрузки и точка входа 6-37 Ведущая версия автономных приложений 6-37 Последовательность загрузки программ на основе HAL 6-37 Настройка последовательности загрузки 6-38 Использование памяти 6-39 Cекции памяти 6-39 Назначение кода и данных разделам памяти 6-39 Простые опции размещения 6-40 Расширенные опции размещения 6-41 Размещение кучи и стека 6-42 Регистр глобального указателя 6-42 Режимы загрузки 6-44 Работа с исходными файлами HAL 6-44 Поиск HAL файлов 6-44 Подмена функции HAL 6-44 |
|
Это мой перевод седьмой главы настольной книги по Nios II
Nios II Software Developer’s Handbook. 7. Developing Device Drivers for the Hardware Abstraction Layer
В этой главе описано, как разрабатывать драйверы устройств и интегрировать их в слой аппаратной абстракции (HAL). Приводятся рекомендации по написанию драйверов для классов устройств: с символьным режимом, файловой подсистемы, таймеров, флеш и DMA памяти, эзернет. Отдельное место в главе занимает описание драйвера для собственного устройства, не попадающего явно под один из перечисленных классов, и процесс его интеграции в HAL. Описывается методика замены драйверов устройств по умолчанию. |
|
Интеграция в HAL API 7-1 Специальное API для периферии 7-2 Прежде чем начать 7-2 Процесс создания драйверов устройств 7-2 Понятия в SOPC Builder 7-3 Взаимосвязь между system.h и SOPC Builder 7-3 Использование SOPC Builder для оптимальной аппаратной конфигурации 7-3 Компоненты, устройства и периферия 7-3 Аппаратный доступ 7-3 Создание драйверов для HAL классов устройств 7-5 Драйверы устройств с символьным режимом 7-5 Создание нового элемента устройства 7-5 Регистрирование символьного устройства 7-7 Драйвер файловой подсистемы 7-8 Создание элемента устройства 7-8 Регистрирование устройства файловой подсистемы 7-8 Драйверы устройств таймеров 7-8 Драйвер системного тактового сигнала 7-8 Драйвер временной метки 7-9 Драйверы флеш устройств 7-9 Создание флеш драйвера 7-9 Регистрирование флеш устройств 7-10 Драйверы устройств DMA 7-10 Канал передачи DMA 7-10 Канал приёма DMA 7-12 Драйвер устройств Ethernet 7-12 Создание процедуры аппаратного интерфейса NicheStack 7-13 Предоставление макросов *INSTANCE и *INIT 7-14 Предоставление функции программной инициализации 7-15 Создание собственного драйвера устройства для HAL 7-16 Заголовочные файлы и alt_sys_init.c 7-16 Исходный код драйвера устройства 7-17 Интегрирование драйвера устройства в HAL 7-17 Общее представление 7-18 Допущения и требования 7-18 Генератор Nios II BSP 7-19 Обнаружение компонента 7-19 Версии драйвера устройства 7-19 Добавление драйвера устройства и пакета программ 7-20 Имена файлов и размещение 7-20 Обнаружение исходного кода 7-20 Создание Tcl скрипта для драйвера и пакета программ 7-21 Tcl команды сквозного контроля для типового драйвера или пакета программ 7-22 Создание и название драйвера или пакета 7-22 Идентификация класса аппаратного компонента 7-22 Установка типа BSP 7-23 Задание операционной системы 7-23 Задание исходных файлов 7-23 Задание поддиректории 7-24 Разрешение программы инициализации 7-24 Добавление путей включений 7-24 Совместимость версий 7-25 Создание настроек для драйверов устройств и пакетов программ 7-26 Тип данных 7-26 Настройки файлов результатов 7-27 Настройки отображаемого имени 7-28 Настройка имени генерации 7-28 Настройка значения по умолчанию 7-28 Настройка текстового описания 7-28 Настройка примера создания 7-28 Уменьшение размера кода 7-29 Предоставление драйверов с уменьшенным кодовым покрытием 7-30 Поддержка облегчённых драйверов устройств API 7-30 Распределение пространства имён 7-31 Перезапись драйверов устройств по умолчанию 7-32 |
|
Это мой перевод
Nios II Software Developer’s Handbook. 8. Exception Handling
В этой главе рассказывается, как писать программы для обработки исключений в архитектуре процессора Nios® II. Особое внимание уделяется тому, как процесс запроса аппаратного прерывания регистрируется пользовательской программой обработки прерываний (ISR) в слое аппаратной абстракции (HAL). |
|
Общее представление об обработке исключений в Nios II 8-1 Термины обработки исключений 8-2 Контроллеры прерываний 8-3 Внутренний контроллер прерываний 8-3 Концепты внешних прерываний 8-4 Задержка и время отклика 8-5 Внутренний или внешний контроллеры прерываний 8-6 Набор теневых регистров 8-6 Устройство работы 8-6 Работа внутреннего контроллера прерываний 8-7 Работа внешнего контроллера прерываний 8-7 Программа обработки прерываний 8-7 Функции HAL API для аппаратных прерываний 8-8 Выбор API прерываний 8-8 Расширенные HAL API прерываний 8-9 Устаревшие HAL API прерываний 8-10 Поддержка нескольких API прерываний 8-11 Ограничения HAL ISR 8-12 Написание ISR 8-12 Использование направителей прерываний 8-12 Запуск в ограниченной среде 8-13 Управление приоритетом 8-13 Регистрирование в ISR с расширенным API прерываний 8-14 Разрешение и запрещение прерываний 8-15 Конфигурирование внешнего контроллера прерываний 8-16 Пример на Си 8-16 Усовершенствование расширенных HAL API прерываний 8-18 Улучшение характеристик ISR 8-19 Программное улучшение характеристик 8-19 Исполнение время затратных алгоритмов в контексте приложения 8-19 Аппаратная реализация время затратных алгоритмов 8-19 Увеличение размера буфера 8-20 Использование дублирующей буферизации 8-20 Разрешённое удержание прерываний 8-20 Использование быстрой памяти 8-20 Использование отдельных стеков исключений 8-21 Использование вложенных аппаратных прерываний 8-22 Размещение тела ISR в таблице векторов 8-24 Использование оптимизации компилятора 8-24 Аппаратное улучшение характеристик 8-24 Использование векторных аппаратных прерываний 8-24 Использование вектора прерываний собственных инструкций 8-25 Использование внешнего контроллера прерываний 8-25 Добавление быстрой памяти 8-25 Добавление контроллера DMA 8-25 Размещение обработчика в быстрой памяти 8-25 Использование быстрого ядра Nios II 8-25 Выберите приоритетные аппаратные прерывания 8-26 Приоритетные аппаратные прерывания для внутреннего контроллера прерываний 8-26 Приоритетные аппаратные прерывания для внешнего контроллера прерываний 8-26 Отладка ISR 8-26 Реализация HAL системы обработки исключений 8-26 Структура системы обработки исключений 8-27 Главный направитель исключений 8-27 Передача аппаратного прерывания во внутреннем контроллере прерываний 8-27 Возврат из исключений 8-28 Направитель аппаратных прерываний 8-28 Направитель прерываний для внутреннего контроллера прерываний 8-29 Направители прерываний для внешних контроллеров прерываний 8-30 Направитель программных исключений 8-30 Нереализуемые инструкции 8-31 Когда использовать обработчик нереализуемых инструкций 8-31 Использование обработчика нереализуемых инструкций 8-31 Связанные с инструкцией исключения 8-32 Обработка системного прерывания 8-33 Смешанные исключения 8-33 Неверные инструкции 8-33 Связанный с инструкцией обработчик исключений 8-34 Написание связанного с инструкцией обработчика исключений 8-34 Регистрирование связанного с инструкцией обработчика исключений 8-35 Удаление связанного с инструкцией обработчика исключений 8-36 |
|
Это мой перевод
Nios II Software Developer’s Handbook. 9. Cache and Tightly-Coupled Memory
В главе описывается реализация кэша инструкций и кэша данных, инициализация кэша после сброса, принципы обращения к регистрам при написании драйверов устройств для процессорной системы Nios II, написание программ-загрузчиков на ассемблере, управление кэшем в системах мультимастер и использование прочно сопряжённой памяти. |
|
Реализация кэша Nios II 9-1 Функции HAL API управления кэшем 9-2 Дополнительная информация 9-2 Инициализация кэша после сброса 9-2 Для пользователей HAL 9-4 Написание драйверов устройств 9-4 Для пользователей HAL 9-4 Написание программ-загрузчиков или самоизменяемого кода 9-5 Для пользователей HAL 9-5 Управление кэшем в системах мультимастер и мультипроцессор 9-6 Бит 31 пропуск кэша 9-6 Для пользователей HAL 9-6 Прочно сопряжённая память 9-7 |
|
Это мой перевод
Embedded Design Handbook. 4: Nios II Command-Line Tools
В этой главе описываются инструменты командной строки the Nios® II, поставляемыми с набором для встроенной разработки Nios II (EDS). Командная строка Altera прекрасно подходит для определённого набора процессов, начиная от отладки платы и проекта на системном уровне, и заканчивая программированием файла конфигурации FPGA (.sof). |
|
Инструменты командной строки Altera для перевода в рабочее состояние и диагностики платы проекта 4-1 jtagconfig 4-1 nios2-configure-sof 4-3 system-console 4-3 Инструменты командной строки Altera для разработки устройств 4-4 quartus_cmd и sopc_builder 4-4 Инструменты командной строки Altera для программирования флеш памяти 4-6 nios2-flash-programmer 4-6 elf2flash, bin2flash и sof2flash 4-7 Инструменты командной строки Altera для разработки и отладки программы 4-9 nios2-terminal 4-9 nios2-download 4-9 nios2-stackreport 4-9 validate_zip 4-10 nios2-ide 4-10 nios2-gdb-server 4-11 nios2-debug 4-12 Инструменты командной строки Altera для Nios II SBT 4-13 Связанные с BSP инструменты 4-13 Связанные с приложением инструменты 4-14 Инструменты командной строки GNU 4-14 nios2-elf-addr2line 4-14 nios2-elf-gdb 4-15 nios2-elf-readelf 4-15 nios2-elf-ar 4-16 Линковщик 4-16 nios2-elf-size 4-17 nios2-elf-strings 4-17 nios2-elf-strip 4-17 nios2-elf-gdbtui 4-18 nios2-elf-gprof 4-18 nios2-elf-insight 4-18 nios2-elf-gcc и g++ 4-18 nios2-elf-c++filt 4-19 nios2-elf-nm 4-20 nios2-elf-objcopy 4-20 nios2-elf-objdump 4-21 nios2-elf-ranlib 4-21 |
|
Это мой перевод
AN-458-2.0
В документе объясняются различные методы загрузки программы приложения в RAM процессора Nios II. Рассматриваются формат записи образа загрузки, работа программ – копировщиков загрузки (загрузчиков). Отличие копировщиков загрузки по умолчанию от копировщиков загрузки с модифицируемым кодом. С теоретической и практической точек рассматриваются модифицируемые копировщики загрузки: расширенный и малый. Изучаются принципы отладки программ копировщиков загрузки. В заключительной части описана методика загрузки программы под управлением внешнего процессора. |
|
Реализация собственного копировщика загрузки 2 Файлы аппаратного проекта 2 Файлы программ 2 Копировщик загрузки Nios II по умолчанию 2 Общий вид копировщика загрузки Nios II по умолчанию 2 CFI флеш копировщик загрузки по умолчанию 3 EPCS копировщик загрузки по умолчанию 3 Пример расширенного копировщика загрузки 4 Инициализация драйвера 4 Вывод в JTAG UART 4 Предотвращение остановки по JTAG UART 5 Уменьшение использования памяти для вывода 5 Образы загрузки 5 Формат образа загрузки 5 Формат заголовка образа загрузки 6 Формат записи загрузки 7 Выбор образа загрузки 8 Выравнивание по границе слова 9 Методы загрузки 9 Загрузка прямо из CFI флеш 9 Загрузка из CFI флеш, запуск из внутри чиповой памяти 9 Загрузка из EPCS флеш, запуск из внутри чиповой памяти 10 Установка метода загрузки 10 Предотвращение перекрытия данных во флеш 10 Перекрытие данных в CFI флеш 10 Перекрытие данных в EPCS флеш 10 Размер кода копировщика загрузки 11 Реализация примера расширенного копировщика загрузки 11 Установки программных инструментов и платы разработки 11 Создание соответствующего аппаратного проекта 11 Сборка расширенного копировщика загрузки 12 Сборка тестового приложения для загрузки 13 Упаковка тестового приложения в запись загрузки 14 Загрузка прямо из CFI флеш памяти 14 Загрузка CFI или EPCS флеш из внутри чиповой памяти 15 Запуск примера расширенного копировщика загрузки 17 Пример малого копировщика загрузки 18 Средства малого копировщика загрузки 18 Реализация на языке Nios II ассемблер 19 Инициализация системы 19 Размер кода 19 Реализация примера малого копировщика загрузки 19 Установки программных инструментов и платы разработки 19 Создание соответствующего аппаратного проекта 19 Сборка примера малого копировщика загрузки с использованием 'make' 20 Сборка тестового приложения для загрузки 21 Загрузка из внутри чиповой памяти 21 Запуск примера малого копировщика загрузки 22 Отладка копировщиков загрузки 23 Аппаратные и программные точки останова 23 Разрешение аппаратных точек останова 24 Останов перед main() 24 Установка отладчика 24 Внешний контроль над процессом загрузки Nios II 25 Общее представление 25 Сборка соответствующей системы SOPC Builder 26 Мост внешнего процессора 26 Сигнал cpu_resetrequest 27 Адрес сброса Nios II 27 Однобитовая PIO периферия 28 Процесс загрузки 28 Образы загрузки 28 Пример Си кода 29 Процесс внешней загрузки 29 |
|
Это мой перевод
AN-351-1.3 Simulating Nios II Embedded Processor Designs
Это учебное пособие, в котором приводится пример организации процесса симуляции системы Qsys с процессором Nios II, используя симулятор ModeSim-Altera. |
|
Задание настроек и генерирование среды симуляции в Qsys 2 Файлы симуляции системы, генерируемые Qsys 3 Модели симуляции памяти 3 Создание программы под Nios II 3 Создание проекта на Nios II SBT на Eclipse 3 Запуск симуляции в симуляторе ModelSim 4 Заключение 5 |
|
Это мой перевод
AN-446-2.0 Debugging Nios II Systems with the SignalTap II Embedded Logic Analyzer
В документе рассказывается о возможности расширения инструментов встроенного логического анализатора SignalTap II в части отладки системы с процессором Nios II. Приводится подробная информация о добавлении и установках плагина Nios II в SignalTap II для отладки программной части проекта. Также в документе приведён пример использования плагина. |
|
Необходимо условие 1 Требования к системе 2 Плагин Nios II 2 Установки в проекте Quartus II и в логическом анализаторе SignalTap II 3 Добавление плагина Nios II 3 Определение состояний триггера 4 Базовый триггер 4 Несколько триггеров 5 Расширенные триггеры 5 Триггеры включения питания 5 Назначение такта захвата 5 Выбор глубины отсчётов, типа памяти и режима буфера захвата 6 Компиляция проекта и программирование выбранного чипа 6 Запуск сессии сбора данных 6 Выполнение сбора данных совместно с Nios II SBT на Eclipse 6 Выполнение сбора данных без внешней загрузки программы 8 Анализ результатов 8 Просмотр данных 8 Сопоставление отведённых данных с .elf файлом процессора 9 Сохранение и конвертирование собранных данных 9 Учебное пособие: использование плагина Nios II 10 Аппаратные и программные требования 10 Настройки аппаратного проекта 10 Настройки платы разработчика 10 Конфигурирование программы Quartus II 10 Генерирование аппаратной части Nios II 11 Настройки программного проекта Nios II 11 Сборка программы Nios II 11 Импорт программного проекта в Nios II SBT на Eclipse 12 Поиск состояний триггера инструкций 12 Конфигурирование аппаратного проекта 14 Запуск сессии захвата отведённых данных 16 Анализ собранных данных 17 Заключение 18 |
|
Это мой перевод
UG-NIOSIIFLSHPROG-2.1. Nios II Flash Programmer User Guide
Nios II Flash Programmer применяется для программирования CFI и EPCS флеш памяти файлом стандарта S-record. Флеш программатор содержит утилиты для конвертации файлов стандартов .sof, .elf и .bin в файл стандарта .flash, подходящий для загрузки данных во флеш память по выбранному адресу. Nios II Flash Programmer поддерживает работу в графической оболочке и в командной строке. В этой главе описаны приёмы использования и рекомендации по выявлению ошибок. |
|
Введение 1-1 Необходимые условия 1-2 Графическая оболочка Nios II Flash Programmer и утилиты командной строки 1-2 Как работает Flash Programmer 1-2 Целевой проект для Nios II Flash Programmer 1-3 2. Использование Flash Programmer GUI 2-1 Введение 2-1 Запуск Flash Programmer GUI 2-1 Задание настроек Flash Programmer 2-2 Работа с файлами настроек Flash Programmer 2-3 Установление аппаратного подключения 2-4 Проверка System ID и времени создания системы 2-4 Генерирование флеш файлов и программирование флеш памяти 2-5 3. Использование Flash Programmer из командной строки 3-1 nios2-flash-programmer 3-2 sof2flash 3-5 elf2flash 3-6 bin2flash 3-8 4. Нестандартная флеш память 4-1 Встроенное распознавание и переопределение 4-1 Файлы переопределения флеш 4-1 Формат файла переопределения флеш 4-1 Как использовать файл переопределения флеш 4-2 Режим разрядности переопределения 4-2 5. Поддерживаемые чипы флеш памяти 5-1 6. Автономный режим 6-1 Инсталляция автономного Nios II Flash Programmer 6-1 Запуск автономного Nios II Flash Programmer 6-1 7. Устранение ошибок 7-2 Общее представление 7-2 Кнопка Start в Flash Programmer GUI неактивна 7-2 Вероятная причина 7-2 Рекомендованные действия 7-2 Ошибка "No Nios II processors available" 7-2 Вероятная причина 7-2 Рекомендованные действия 7-2 Ошибка "No CFI table found" 7-3 Вероятная причина 7-3 Рекомендованные действия 7-3 Ошибка "No EPCS registers found" 7-3 Вероятная причина 7-3 Рекомендованные действия 7-3 Ошибка "System does not have any flash memory" 7-4 Вероятная причина 7-4 Рекомендованные действия 7-4 Ошибка "Reading System ID at address 0x< address >: FAIL" 7-4 Вероятная причина 7-4 Рекомендованные действия 7-4 Ошибка "Base address not aligned on size of device" 7-5 Вероятная причина 7-5 Рекомендованные действия 7-5 |