1. Создайте новую директорию и скопируйте в неё учебные файлы.
        Начните с создания новой директории для этого урока (в том случае, если другие пользователи уже работали с этим уроком). Создайте новую директорию и скопируйте в неё файлы из /examples/tutorials/verilog/memory в новую директорию.
        Если вы используете лицензию VHDL, скопируйте файлы /examples/tutorials/vhdl/memory соответственно.

        2. Запустите ModelSim и смените директорию упражнения.
        Если вы только что закончили предыдущий урок, то ModelSim уже запущен. Если нет, запустите ModelSim.
        а. Введите vsim в командной строке UNIX или используйте иконку ModelSim в Windows. Если появится окно приветствия, кликните Close.
        б. Выберите File > Change Directory и измените директорию на ту, что вы создали в п.1.

        3. Создание рабочей библиотеки и компиляция проекта.
        а. Введите vlib work в ModelSim> запрос команды.
        б. Verilog:
        Введите vlog *.v в ModelSim> запрос команды для компиляции всех verilog файлов проекта.
        VHDL:
        Введите vcom -93 sp_syn_ram.vhd dp_syn_ram.vhd ram_tb.vhd в ModelSim> запрос команды.

        4. Оптимизация проекта.
        а. Введите следующую команду в ModelSim> запрос команды:
        vopt +acc ram_tb -o ram_tb_opt
        Ключ +acc создаёт видимость проекта средствами отладки.
        Ключ -o позволяет вам придумать имя оптимизированного файла проекта (ram_tb_opt).
        Внимание!
        Вы должны вводить имя оптимизированного файла проекта при использовании команды vopt.

        5. Загрузка проекта.
        а. Во вкладке Library рабочей области окна Main, кликните на иконку "+" рядом с библиотекой work.
        б. Используйте имя оптимизированного проекта для загрузки проекта с помощью команды vsim:
        vsim ram_tb_opt